МЕТОДИ ВЕРИФІКАЦІЇ ТЕМПОРАЛЬНИХ ВЛАСТИВОСТЕЙ ЦИФРОВИХ АВТОМАТІВ

Авторы

  • Кирило Юрійович Пшеничний магістрант кафедри АПОТ ХНУРЕ
  • Ганна Володимірівна Хаханова канд. техн. наук, доцент кафедри АПОТ ХНУРЕ

DOI:

https://doi.org/10.30837/1563-0064.3(86).2019.214975

Ключевые слова:

System Verilog, formal verification, functional verification, System Verilog assertions, assertion, property, functional coverage

Аннотация

Для верифікації HDL-моделей пристроїв реального часу пропонується застосовувати механізм властивостей та асерцій мови System Verlog. Обґрунтовується доцільність механізму властивостей для більш вичерпного та ретельного тестування. Застосування цих підходів ілюструється конкретним прикладом.

Библиографические ссылки

Harry D. Foster, Adam C. Krolnik, David J. Lacey. Assertion-Based Design. New York: Springer US, 2005. 390 p.

Srikanth Vijayaraghavan, Meyyappan Ramanthan. A Practical Guide for SystemVerilog Assertions. New York: Springer US, 2005. 333 p.

Shkil A.S., Kulak E.N., Filippenko I.V., Kucherenko D.E., Goga M.V. Avtomatizirovannoe proektirovanie sistem logicheskogo upravleniya s ispolzovaniem shablonov avtomatnogo programmirovaniya // Radioelectronics & Informatics. 2018. #3 P. 75-81.

Загрузки

Опубликован

2019-09-27

Выпуск

Раздел

Статті